數(shù)字前端設(shè)計(jì)工程師

面議

西安碩士研究生 3-5年 1人 2025-06-23發(fā)布查看公告詳情

競(jìng)爭(zhēng)力分析

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職位詳情

基本信息

職位名稱(chēng)：數(shù)字前端設(shè)計(jì)工程師

職位類(lèi)型：專(zhuān)職科研崗

工作地點(diǎn)：陜西西安

招聘人數(shù)： 1

報(bào)名方式：電子郵件

截止時(shí)間：2025-07-20

用人部門(mén)：科技與教育發(fā)展研究院

其他要求

學(xué)歷要求：碩士研究生

工作經(jīng)驗(yàn)：3-5年

年齡要求：35周歲及以下

需求專(zhuān)業(yè)：

電子科學(xué)與技術(shù), 信息與通信工程, 計(jì)算機(jī)科學(xué)與技術(shù), 軟件工程

該需求專(zhuān)業(yè)僅展示一級(jí)學(xué)科

崗位職責(zé)

1)參與芯片架構(gòu)設(shè)計(jì)與spec定義；
2)負(fù)責(zé)芯片整體設(shè)計(jì)spec，子模塊spec編寫(xiě)，與其他同事拉通與分享；
3)負(fù)責(zé)芯片RTL編寫(xiě)，子模塊自驗(yàn)證等工作；
4)參與芯片后仿真驗(yàn)證，測(cè)試方案定制，并支持芯片回片后的測(cè)試工作。

任職要求

1)有扎實(shí)的數(shù)字電路、模擬電路、超大規(guī)模集成電路、計(jì)算機(jī)體系結(jié)構(gòu)基礎(chǔ)知識(shí)，了解主流處理器的基礎(chǔ)知識(shí)；
2)對(duì)VLSI技術(shù)有深入理解，能夠分析數(shù)字電路建立保持時(shí)間，對(duì)數(shù)字電路時(shí)序優(yōu)化有了解；
3)熟悉verilog，systemverilog，chisel等硬件設(shè)計(jì)語(yǔ)言；熟悉Linux，shell，perl，tcl等腳本語(yǔ)言的至少一種；
4)熟悉CadenceIES，SynopsysVCS，Simulator等至少一種仿真工具；
5)有芯片低功耗設(shè)計(jì)經(jīng)驗(yàn)，有動(dòng)態(tài)調(diào)頻調(diào)壓等經(jīng)驗(yàn)。

其他說(shuō)明

碩士及以上學(xué)歷，具有電子工程、通信、計(jì)算機(jī)、軟件等相關(guān)專(zhuān)業(yè)背景，具備良好的英文論文和英文技術(shù)文檔閱讀能力，擁有良好的團(tuán)隊(duì)合作精神和溝通能力；3年以上工作經(jīng)驗(yàn)，35周歲及以下，有相關(guān)工作經(jīng)驗(yàn)者年齡可適當(dāng)放寬。

競(jìng)爭(zhēng)力分析

解鎖詳細(xì)分析

您與該職位匹配度: ***，已超過(guò)了 *** 的競(jìng)爭(zhēng)者，建議************

較低

一般

比較匹配

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